基于CPLD的简易数字频率计的设计
来源： 作者： 发布时间：2015-07-13 06:01:05 浏览量：
3 软件设计
根据前面的分析，采用V磁棒电感HDL语言设计一个简易的数字频率计，运用自顶向下的设计思想，将系统按功能逐层分割的层次化设计方法进行设计。在顶层对内部各功能块的连接关系和对外的接口关系进行了描述，而功能块的逻辑功能和具体实现形式则由下一层模块来描述。即控制、计数、锁存、译码四个实现数字频率计的核心模块，然后根据图2可以将上述四个模块VHDL源程序作为底层元件，使用QuartusⅡ开发工具，用该工具软件所支持的语言——硬件描述语言VHDL，以文本的方式进行编程输入。在编程时分别对控制、计数、锁存、译码等电路模块进行VHDL文本描述，使每个电模压电感路模块以及器件都以文本的形式出现，然后通过编译、波形分析、仿真、调试来完善每个器件的功能。单个器件制作完成后，然后将它们生成库文件，并产生相应的符号，最后用语言将各个己生成库文件的器件的各个端口连接在一起，从而形成了频率计主电路的软件结构。在连接器件时，采用图绕行电感器形输绕行电感器入方式，即在图形输入界面中调出先制作好的库文件器件符号，再将每个器件符号的各端口直接连线，从而构成频率计主电路图。频率计主电路图如图7所示。仿真波形如图8所示。
在GW48系列SoPC／EDA实验箱上下载、调试后，被测信号为fin为十进制，实验箱上的显示值为Dsp(H)。Dsp(H)为十六进制，Dsp(D)为十进制，Clk=1 Hz，通过从实验箱上给出的频率值来验证，从表1可以看到显示结果。
从表1可以看出所显示的结果与被测信号的频率一致。从信号发生器中输入测频范围内的任意频率也可验证。
还可以改变控制信号即Clk的大小从而改变测量范围，当Clk=64 Hz时，理论值为：
把实验箱上给出的频率值做被测频率，从表2可以看到显示结果。
从表2可以看出所显示的结果转换后与被测信号的频率一致。
4 结语
采用此种方法设计的简易数字频率计简单、直观，测频范围随时可根据用户需电感器生产要进行调整，占用的CPLD芯片资源较少，不失为一个很好的数字频率计设计解决方案。由此可见，采用这种技术设计的数字电子系统，大大减少了电路板的尺寸，同时增加了系统可靠性和设计灵活性。
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