H.264在ADSP-BF561上的实现与优化
来源： 作者： 发布时间：2016-05-05 21:57:08 浏览量：
ADI公司提供的IDE具有非常灵活的设置，能根据用户的需要生成针对不同限制的代码。如内存有限，用户可以设置生成文件更小的代码；如果用户更注重运行速度，则设置编译器生成运行速度更快的代码，或是在其间取一个折中。
ADSP-BF561有专门用于处理视频相关的一些专用DSP指令(video pixel operations、vector operations等)，这些专用指令通过SIMD技术或者操作专门硬件支持某些特殊运算（累加、多参数取均值，同时完成加减法等），以提高运行速度。如前文求SAD情况，汇编指令中有指令专门计算连续4个像素与另外连续4个像素之差的绝对值之和，结果与累加器的值相加。如果要隔点算（即取一半的点计算），反而需要增加指令后对数据进行下采样，既耗时而且不准确。所以采用计算一半像素点的策略并不适用于ADSP-BF561。编译器自动生成的代码中不会使用到这些专用指令。所以只能根据对算法的理解和对平台的熟悉程度来对算法进行汇编优化。
在编写汇编代码时还需注意部分寄存器的使用，如I0、I1，其值不仅用做地址索引，还一体成型电感会影响许多指令的计算结果。在使用这些寄存器时，一定要注意将其压栈或置为适当的值。此外，关于数据的载入，一般应遵循对齐原则，但在做运动估计计算匹配准则函数时，这样的要求往往一体电感达不到。故如能将两者分开来计算，将更能提高效率。
此外，应尽量合理地使用寄存器，多使用并行指令也能提高代码的执行效率。
(2)分级存储器结构
ADSP-BF561处理器采用改进的哈佛结构和分级的存储器大功率电感贴片电感器结构。Level 1(L1)存储器以全速运行，只有很少的延迟。在L1级，指令存储器存放指令。两个数据存储器存放数据，一个专用的临时数据存储器存放堆栈和局部变量信息。由多个L1 存储器组成的模块，可进行SRAM和CACHE 的混合配置。存储器管理单元(MMU)提供存储器保护功能，对运行于内核上的独立任务，可保护环形电感系统寄存器免于意外的存取。L1 存储器是ADSP-BF561处理器内核中性能最高、最重要的存储器。通过外部总线接口单元(EBIU)，片外存储器可以由SDRAM、FLASH 和SRAM 进行扩展，可以访问多达132 MB的物理存储器。根据这样的特点，将执行率更高的代码放入L1指令缓存中，能使代码更快地运行。IDE提供了Profile工具，能在运行时统计各个函数所占的CYCLE数和占总CYCLE数的百分比。通过将X264中比较耗时的部分算法代码，如模式选择部分代码放入L1指令空间，能进一步提升运行效率。Profile工具统计结果同样也是选择需要使用汇编优化函数的依据，IDE可根据Profile结果对代码进行优化。X264代码Profile统计结果与测试数据有很大关系，选用更类似以后应用场所的数据作为测试数据，能使统计结果更接近以后的应用环境。为达到比较准确的统计结果，最好在Simulation阶段进行统计。虽然这样非常耗时，但为得到一个准确的统计作为参考依据是值得的。此外CACHE VIEWER工具能提供运行时CACHE的使用情况，使用它来分析CACHE的使用，对于提高代码运行效率很有用处。
3 实验结果评估
3.1 关键函数优化测试结果
采用以上优化方法对编码关键函数进行优化，优化前后函数耗时如表1所示。可见，以上优化方法能大幅度减少编码时间。
3.2 测试序列测试结果
对三种测试序列在总线频率120MHz下进行优化前后帧率测试，结果如表2所示。从表2可电感生产厂家以看出，采用以上优化方法能显著提高帧率。
3.3 不同数据总线频率下测试结果
对于不同的总线频率，优化后编码帧率不同，结果如表3所示，采用的测试序列为foreman。
本文介绍了H.264标准的框架，研究了X264软件的实现方案，对ADSP-BF561处理器体系结构进行分析，提出了一套X264优化方案，包括：算法替代和改进、内联函数、汇编代码编写、高速存储器应用等。测试结果表明，优化后的算法编码效率有显著提高，具有很强的实用价值。但是，本文主要从编码速度和效率两方面对编码器进行优化，在复杂度和编码质量上仍需不断对关键算法进行分析整合，提出新的优化算法。同时，编码器的码率控制尚未完善，如何在降低计算复杂度的前提下有效进行码率控制，需进一步研究。
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小编你是针对我吗？我贴了一个人家对“开关电源的控制环截止频率和开关频率“的探讨文章链接，为什么你要删除我的回复？？？难道回复
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