UOUT=1V的DC/DC变换器发展趋势
来源： 作者： 发布时间：2015-02-14 09:08:04 浏览量：1简介
为了以更低的功耗获得更高的速度和更佳的性能，半导体器件正在向1V工作电压发展，这也对DC/DC变换器提出了更高的要求。由于便携产品将率先采用1V工作电压，因而对电源效率和功率密度的挑战显得更为严峻。除了需要增添更多的功能外，还需要延长电池的使用寿命，并缩小系统体积。随着便携系统内部功能的增多，如更高的内存，更快的处理速度，因特网访问带宽更高，对电源的要求也相应提高。电源效率的改善则意味着新一代便携系统需要承受指数级增长的电流，系统体积小，散热能力差，更容易产生过热。因此系统散热成为令人关注的问题。在UOUT=1V的电压下维持较高的电效率是非常困难的。如果输入和输出电压之间的差值增加，更难获得高性能。为此，必须找到适合高性能、小体积、长时间运行便携系统的方案。
笔记本电脑就是要求低工作电压的便携系统之一。这些系统的核心CPU的DC/DC应用系统要求Uin=21V和UOUT=1.3V，输出电流通常高达15A，因而倾向于采用1V工作电压来减少功率消耗。低功率的便携系统可能会首先采用UOUT=1V的电压，如PDA这类手持便携系统对功率耗散的增加极其敏感，这些装置通常尺寸极小，随着功能的不断增加，散热成为首先要解决的问题。
21V电源面临的挑战
许多便携系统采用同步补电感生产厂家偿DC/DC拓扑结构。但是，随着输出电压不断降低，以及输入电压与输出电压比值UOUT/UIN的增加，设计高效变换器变得越发困难。由于UOUT/UIN与DC/DC变换器中功率MOSFET的负载周期成正比，输出电压降低得越多，同步FET（VT2）的导通时间便越长，开关损耗对控制FET（VT1）的影响就越大。目前，某些系统同步FET的负载周期已接近95％，控制FET接近5％。如果控制FET的负载周期进一步降低，将很难控制DC/DC变换器，而同步FET的导通时电感器生产间也将增加。在某些情况下，要求同步FET的导通电阻非常低，以致必须使用两个器件并联，而不是传统的一个器件。但是，随着对功率密度要求的日益提高，系统体积的缩小又与增加器件相违。可见，功率半导体的优化不仅包括改善功率密度、增加效率、减少器件数量、减小主板空间，还要减小主一体成型电感板设计的复杂性、减少设计工作量等。这些因素都将促进便携系统向UOUT=1V的工作电压发展，从而必须改善系统功能，增加电池寿命和缩小体积。
3优化功率半导体的1V电源性能
UOUT=1V应用的功率半导体器件，UOUT/UIN控制FET的负载周期极低，因此对开关特性有特殊的要求。需要优化的参数是开关电荷Qsw。开关过程中电荷的转移会造成功率耗散，因此应尽可能降低Qsw以减少开关损耗，减少整个装置的损耗。减少Qsw和RDS（on）的目标是降低整个品质因数（FOM）。不过，减少这两个参数会对其它参数造成影响，因而必须选择最佳的硅平台技术。
同步FET的负载周期非常长，峰值电流非常电感规格高，因此要尽可能降低RDS(on)，这是同步FET的一个重要品质因数。当控制FET开启时，开关的电压（控制FET的源极电压，同步FET的漏极电压）随着dv/dt的比率增加不断上升，dv/dt值可能上升得过快，导致与同步FET的寄生电容CGD耦合，从而在同步FET栅极产生电压峰值。若这一峰值大于临界电压，同步FET将被开启。由于控制FET及同步FET均被开启，输入电源就会被短路，这会大大损坏电路性能，并造成过热及其它故障。可以通过优化同步FET的电荷比（QGD/QGS1<1） 来 避 免 Cdv/dt导 致 的 非 预 期 开 启 。 QGS1是 前 栅 临 界 电 荷 。
同步补偿拓扑结构也通过并联肖特基二极管和同步FET来改善死区时间。死区时间是指FET开关信号间的内部延迟，用来避免直通。由于肖特基的UF值低于FET自身二极管的管压降，因而在死区时间内导通过程中，电流通过肖特基，而不是同步FET的自身二极管。UF越低，对死区时间的影响就越大。并联肖特基带来的自感应可能会造成肖特基UF值的升高，甚至抵消肖特基对FET自身二极管的优势，因而应将肖特基自感应控制在较低的水平，同时优化印制电路板设计以最大限度地减少或消除杂散电感。
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