基于FPGA的迭代层析重建中的小数处理方法
来源： 作者： 发布时间：2016-04-02 09:17:00 浏览量：在此电感与变压器的区别只讨论由FPGA处理的部分，即只讨论对测量数据P的预处理，而对于W矩阵的值则可由Matlab编程处理完成，在此不再赘述。
流程图如图2所示。
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对于测量值P，他是由面阵CCD采集，并经有自制的10位A／D转换得来的二进制整数，根据其数据特点，可以采用移位，然后按规律重组就能将其变为IEEE标准754的二进制单精度浮点数。
5.1预处理P的模块
测量数据P为二进制整数，将其转化为IEEE标准754形式，只需要先对数据进行检测，若数据为正则符号位S=0，否则S=1；然后找出为"1"的最高位，设为"1"的最高位为第L位，则保留P[L-1：0]作为IEEE标准754的尾数M的高位，然后在其后补"0"至23位，即得尾数M；而L的值即为指数e，则E=e+127。假设P[9：0]=0001011011，则为"1"的最高位为P[6]，保留P[5：0]作为尾数M[22：0]的高位，然后在后面补"0"，即得尾数M，在此M=01101100000000000000000，而指数电感器厂家e为6，则E[7：0]的大小为E=e+127，在此即为133，即为二进制的10000101，此处为S=0，则P转化后的值为Pout[31：0]=01000010101101100000000000000000，仿真结果如图3所示。
显然仿真结果是正确的。
按照IEEE标准754形式，把测量所得数据P和投影矩阵W的值预处理转化为IEEE标准754形式以后，即可进行运算。
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两浮点数相加，设两个IEEE标准754单精度浮点数分别为01000000011000000000000000000000和01000000共模电感0100000工字电感器00000000000000000，即为十进制的3.5和3，调用浮点加法IP核，仿真波形图如图4所示。
大电流电感
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5.3 浮点乘法器的实现
两浮点数相乘，设两数均为01000000011000000000000000000000，即为十进制的3.5，调用浮点数乘法IP核，进行仿真。仿真结果如图5所示。
由仿真波形图可见两数相乘结果为01000001010001000000000000000000，为十进制数的12.25，即结果是正确的。
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通过以上讨论分析，本文提出的基于FPGA的处理小数的方法是可行的，不仅解决了在FPGA上实现发射光谱层析SIRT算法时的小数问题，同时也拓宽了FPGA的应用范围，使得FPGA不只能处理整数还可以处理小数，突破了以往FPGA处理小数时只能用定点处理的限制，同时本文巧妙地利用了经过严格测试和优化的Altera开放的IP核并结合自编Verilog程序，这样既减少了设计中的工作量，又可以在一定程度上节省硬件资源，提高系统运行速度，向发射光谱实时层析重建迈了有意义的一步。
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