基于FPGA的FIR数字滤波器的优化设计
来源： 作者： 发布时间：2015-01-08 10:30:09 浏览量：②从最高有效位开始，用011代替10
。
最佳CSD编码的特点是：
①在一个CSD数据里，没有两个连续的非零位；
②对同一个数字的CSD编码是独一无二的；
③是数字表示法里，所含非零位数最少，相比于二进制补码系统平均减少33％的非零项。
基于CSD编码，可以将式(1)做以下的变化：
从以上式子可看出，应用CSD表示法，由于可以降低系数中非零元素的数量，因而在运算中能减少加法的次数，有利于提高运算速度和减少资源的占用。
电感生产 3．2 最佳CSD编码设计与结果
根据前面所列举的最佳CSD编码方法，用C语言生成最佳CSD编码，部分伪代码如下：
测试实验数据及结果如图2所示。在本C语言程序中用X来指代码
，输入数据为16位。
4 实例设计过程与仿真
4．1 FIR系数提取
利用Matlab中Fdatlool设计一个16阶低通FIR滤波器，各项性能指标为：采用频率fs=工字电感器48 kHz，截止频工字电感率fstop=12 kHz，通带宽度fpass=9．6 kHz。系数数据宽度为16位；输出数据宽度是16位。为了便于FIR滤波器的FPGA实现，减小误差，将Fdatlool提取的滤波器的系数量化取整后为：
4．2 系数的CSD转换
读入量化系数，进行CSD转换操作，生成CSD码，表1是部分量化后的系数及对应的CSD数。
4．3 FIR滤波器实现结构
采用转置形式的FIR滤波器结构，此结构和直接型结构不同的是，输入信号X[n]是同时分别和滤波器系数向量相乘，不需要通过不同的延时单元再和相对应的滤波器系数相乘。这种结构最大的优点是工作频率较高，图3给出了采用CSD编码算法的设计流程图。
4．4 FPGA实现与仿真
参照图3中给出的设计流程，使用VHDL语言实现了该常系数滤波器的行为描述，图4是滤波器的珠海电感厂实现顶层图。FPGA采用AItera公司的EPF 10K40芯片，该芯片最高的单路运行速率为200 MHz。图5是在Max+PIusⅡ中的仿真结果。表2给出了EPF10K40的一些资源占用情况。
5 基于FPGA的FIR试验结果
为验证本文提出的算法的普遍性，以并行DA和2C编码方式设计了一系列阶数从16到256阶的FIR滤波器，滤波器在Altera公司的开发软件Max+PlusⅡ中进行编译和布局布线，采用的目标器件为EPF10K40芯片，在系统中对3种实现结构进行测试，测试数据位宽为8位。通过表3的比较结果可以看出，使用CSD编码，资源耗用明显下降。当FIR阶数很高，系数很复杂时，CSD编码的优势会更加显著。表4给出了N=64时DA算法和CSD算法的具体性能指标，从结果来差模电感看，CSD编码相对于单纯的DA在系统资源和整个系统延迟上有明显的提高。
6 结语
滤波器用VHDL硬件描述语言实现，采用Altera公司的EPF10K40芯片，在Max+PlusⅡ中进行了仿真验证。从结果来看，文中所提出的CSD编码算法，具有一定的研究价值和实用价值，CSD编码在处理序列较多的情况下，在资源占用、速度处理方面的效果尤为明显。采用CSD编码方式对FIR滤波器进行优化设计，可减少FIR实现的FPGA资源消耗。
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请教高手啊
顶贴，抢沙发我的理解，这个尖峰就是谐振引起的，而这个尖峰的高低