基于视频解码芯片与CPLD的实时图像采集系统的设计
来源： 作者： 发布时间：2014-12-10 10:19:57 浏览量：3.1 视频采集的工作流程
视频采集的硬件框图如图2所示。系统复位后,单片机(MCU)通过I2C总线对SAA7114H初始化。单片机采用Philips公司的P89C61X2BN,具有在系统编程功能,允许更改SAA7114H初始化程序,并可烧写到单片机FLASH中,相当方便。初始化成功后,SAA7114H开始工作,将输入的模拟视频信号转换成720×576的YUV422数字信号,然后输入CPLD。CPLD一方面进行格式转换,输出YUV4:1:1、CIF。格式的数字信号,另一方面还作为地址发生器,与CIF、格式数据一起输入到SRAM。CPLD还产生SRAM的读写控制信号,使用两片SRAM,以乒乓方式工作,每片保存一场图像。图2中指向DA[7:0]的实线箭头与指向DB[7:O]的虚线箭头表示CPLD的D[7：0]端口的数据轮流输送给DA与DB端口。在保存好一场图像后,CPLD以中断方式通知DSP作相应处理。
3.2 乒乓缓存控制原理
“乒乓操作”是一个常常应用于数据流控制的处理技巧。典型的乒乓操作方法如图3所示。乒乓操作的处理流程如下：输入数据流通过“输入数据选择单元”(在本采集系统中,CPLD内部逻辑结构完成此数据选择功能),等时地将数据流分配到数据缓冲区SRAM A和SRAM B中。在第一场的时间,将输入的数据流缓存到SRAMA。在第二场的时间,通过“输入数据选择单元”的切换,将输入的数据流缓存到SRAM B,与此同时,将SRAM A的数据(第一场图像数据),通过“输出数据选择单元”的选择,送到“数据流运算处理模块”(DSP)运算处理。在第三个缓冲周期,通过“输入数据选择单元”的再次切换,将输入的数据流缓存到SRAM A,与此同时,将SRAM B的数据(第二场图像数据)通过“输出数据选择单元”的切换,送到“数据流运算处理模块”运算处理。如此循环,周而复始。
乒乓操作的最大特点是通过“输入数据选择单元”和“输出数据选择单元”,按节拍、相互配合地切换,将经过缓冲的数据流不停顿地送到“数据流运算处理模块”,进行运算及处功率电感理。把乒乓操作模块当一体电感器作一个整体,此模块两端的输入数据流与输出数据流均是连续不断的,没有任何停顿,因此非常适合进行流水线式处理,完成数据的无缝缓冲与处理。
3.3 CPLD的设计
3.3.1 数据缓存
将数据保存到SRAM,需在采样的同时产生地址。每块SRAM的地址线都有两组,一组由CPLD给出,一组由DSP给出。为了解决共用存储器时的资源冲突问题,需控制DSP和SRAM、CPLD和SRAM之间的通断[3]。CPLD通过提供总线隔离器的控制信号,在CPLD对SRAM A操作时就将CPLD到SRAM B的地址线、数据线、片选信号都置高阻,设置隔离器使DSP与SRAM B导通,而与SRAM A断开,此时DSP可以读取SRAM B,反之亦然。实际上,SRAM的数据线也有两组,其工作方式和地址线一样。为了给DSP以充裕的时间读取RAM中的数据,还要控制将每场图像存人不同的RAM,使两片SRAM以乒乓方式电感器课件工作。设计中选用了ISSI公司的IS61LV5128,容量功率电感器为512KB。
3.3.2 接口
CPLD的主要外围接口如下：(1)输入部分。图像数据lPD[7:0]、时钟LCLK、场同步VREF、行同步HREF、复位RES。(2)输出部分。图像数据IP01[7：0]和IP02[7：O],片选信号eel、ce2,写使能wel、we2,地址addl[18：0]、add2[18：O],总线隔离器的开关信号f1、f2,DSP中断信号dspint(这里没有设置SRAM的0E信号,因为CPLD只需要将数据写入SRAM,不需要从SRAM中读数据)。
3.3.3 VHDL实现
设计中采用VHDL对CPLD进行逻辑实现。程序中“乒乓”控制部分代码如下：
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