SDRAM在图形生成电路中的应用
来源： 作者： 发布时间：2016-07-22 06:09:03 浏览量：2.2 系统接口模块
除了控制器内部逻辑本身，FPGA内部还需建立与控制器的交互关系，根据应用要求产生系统接口模块System，负责在适当的时候发起读写操作。FPGA内部相关的模块关系如图3所示。
System模块主要负责生成sdr_top模块的激励信号，包括sys_ADSn、sys_R_Wn、sys_A等。
2.3 乒乓操作
在图形产生系统中将显存部件设置为乒乓双缓存结构，可以达到提高系统数据吞吐量和系统处理效率的目的。本文中显存部分包括两片SDRAM存储器，分别为SDRAM1和SDRAM2。对显存的操作分为两个主体，一个为FPGA内部逻辑生成的SDRAM控制器1，另一个为DSP集成的SDRAM控制器2。显存的选择和切换管理通过场同步的二分频信号SET实现，SET为“0”时，FPGA生成的SDRAM控制器对SDRAM1进行操作，DSP集成的SDRAM控制器对SDRAM2进行操作；SET为“1”时，FPGA生成的SDRAM控制器对SDRAM2进行操作，DSP集成的SDRAM控制器对SDRAM1进行操作。SDRAM乒乓操作的框图如图4所示。
DSP写入SDRAM中的数据需定时读取并送出显示，在显示动态图形画面时，需对帧存中的原始数据进行清屏处理，否则会引起画面重影。清屏的实质就是将整个显示帧缓存全部填充成透明色，尽管处理简单，但通过纯软件实现非常费时[11]。本文设计了一种利用FPGA逻辑进行画面消隐的方法，减轻了软件操作的负担，提高了系统运行效率。具体方法为：利用SDRAM的高速高带宽优势，将每行数据以SDRAM操作时钟高速读出，通过FIFO1进行缓冲后读出显示。当一行数据从SDRAM中全部读出后，立即通过FIFO2以SDRAM操作时序向SDRAM该行地址写入0数据，以此达到清空该行数据的目的。每一行操作均参照此方法，则当一帧画面全部读出完毕后，该帧原有数据也全部得到清空。
3 高分辨率画面数据存取
为了高效利用SDRAM存储空间，在DSP控制SDRAM操作期间，将地址线错开一位相连，SDRAM地址总线第0位与DSP地址总线第1位相连，SDRAM地址总线第1位与DSP地址总线第2位相连，以此类推，这样SDRAM的一个地址空间将存储两个像素数据。SDRAM位宽为32 bit，高16位和低16位分别存放两个相邻的像素数据。针对1 600×1 200分辨率画面，在SDRAM中一行1 600个像素数据只需对应800个地址。本文所采用的SDRAM最大突发长度是512，程序中将突发长度设置为512和288两种类型。显示器的一行像素数据和SDRAM中的两行地址单元对应，其中第一行512个地址单元对应前1 024个像素数据，第二行前288个地址单元对应后576个像素数据，后224个地址单元舍弃。这样总共需2 400行存放一帧画面数据，小于SDRAM中4 096行一个BANK的容量。
根据VESA标准，分辨率为1 600×1 200、刷新率为60Hz的画面，行消隐包括50个行周期，一帧画面周期共包含1 250个行周期，式（1）给出了行周期计算公式：
针对一行数据，需完成突发读和突发写两个步骤，突发读通过FIFO缓冲显示，突发写对已读出的SDRAM数据进行清空。每次突发读、写需分两次进行，第一次完成512个数据突发操作，第二次完成288个数据突发操作。一个行周期内共需完成4次突发操作，需产生4个sys_ADSn信号。为了便于SDRAM控制器区分512突发操作和288突发操作，在System模块中设计了一个sys_BLS(burst length select)突发长度选择信号，其为“0”时通知控制器进行512突发，为“1”时通知控制器进行288突发。
本设计中SDRAM的操作时钟为150 MHz，式（2）给出了一行数据处理的时长：
式(2)分子为处理一行数据所需的总时钟周期数目，其中包含4次突发操作周期以及每次突发操作所配套的行选通、列选通、预充电、自刷新等命令所消耗时钟周期。由式(2)知，处理一行数据的时间小于行周期13.33 μs。根据VESA标准，1 600×1 200分辨率画面行周期包含2 160个像素时钟周期。行同步宽度为192个像素时钟周期，实际程序中利用行同步头做清零处理，由式(3)可得到实际可用的操作时间为：
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