SDRAM在图形生成电路中的应用
来源： 作者： 发布时间：2016-07-22 06:09:03 浏览量：
HSYNC、HBLANK、sys_ADSn、sys_R_Wn、sys_BLS的时序波形图如图5所示。
在行同步上升沿开始产生第1个低电平sys_ADSn信号，行地址加1，sys_R_Wn为高http://www.szmzhg.com/电感生产，sys_BLS为低，通知SDRAM控制器进行512突发读操作；完成后产生第2个sys_ADSn信号，行地址加1，此时sys_R_Wn为高，sys_BLS为高，通知控制器进行288突发读操作；完成后产生第3个sys_ADSn信号，行地址减1，此时sys_R_Wn为低，sys_BLS为低，通知控制器完成512突发写操作；完成后产生第4个sys_ADSn信号，大电流电感器生产厂家行地址加1，此时sys_R_Wn为低，sys_BLS为高，通知控制器进行288突发写操作。SDRAM的行地址按照A、A+1、A、A+1、A+2、A+3、A+2、A+3……的规律递增，突发操作状态按照读、读、写、写、读、读、写、写……的规律进行。
4 实验验证
本文采用的DSP器件是ADI公司TigerSHARC系列的TS201，FPGA采用Altera公司的EP2S60F672，FPGA开发环境为QuartusII9.1，运用开发环境集成的在线逻辑分析仪工具Signaltap II抓取sdram控制器的各个相关信号波形，如图6所示。
本文针对机载显示器对高分辨率图形显示的需求，采用SDRAM器件作为图形帧存，使用VHDL语言设计了SDRAM控制器；针对1 600×1 200分辨率画面实时生成需求，设计了512和288两种突发长度，通过FPGA内部的FIFO进行数据缓冲处理，对SDRAM采取乒乓操作方式，实现了分辨率高达1 600×1 200图形的实时生成与显示。
参考文献
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