基于FPGA的多项式运算器设计
来源： 作者： 发布时间：2015-11-06 23:49:15 浏览量：
式中：X，Y是x，y去掉小数点后的整数(注：这里和式(3)一样只是去掉小数点，不是去掉小数位)。A0，A1，A2，A3作为系统的常数也是一样；n0，n1，n2，smd电感器n3分别是a0，a1，a2，a3二进制形式的小数位数。可以进一步变换式(5)为：
不难发现式(6)是很容易实现的。先进行各项符号位的计算，然后就只剩下无符号整形数据计算；而且除法全是除以2的倍数。最后各项之间根据符号位做加、减运算就得到输出Y，是带符号有N1位小数的定点数。
3．3 设计实例
以设计余弦函数为例，用6次多项式可以很好地拟合(0，π／2)上的余弦函数。先用麦克劳林级数计算得到6次拟合多项式：
考虑到三角函数只有小数部分有效，所以数据只用1个整数位、另8个小数位和一个符号位表示。另外需要说明的是常数保留的小数位是可以调节的，选择保留合适的常数小数位可以尽量在保证精确度的情况下简化运算。
确定数据格式后式(7)可以写成式(8)的形式，进一步可将式贴片电感(8)变化为式(9)，并在XILINX公司的ISE中完成设计。
设计中考虑到纯粹的异步组合逻辑电路容易出现“竞争-冒险”，所以加入了同步时钟，这里利用同步时钟分三步完成运算，同时为了使每一步的运算保持同步还需要加入延时模块，这样虽然牺牲了一些时间，但是保证了运行的稳定性。图1是将多项式(9)用ISE编译出的RTL电路图，其中“input”为式(9)中的X，“×”为乘法器，“FD”为延时模块，“output”为式(9)中的Y。
将设计下载到芯片XC2VP30，并用Chipscope进行片内逻辑分析，外部时钟和采样时钟都是100 MHz，得到电路的输入／输出曲线(见图2)。图2中虚线是输入变量x，实线是输出变量y电感厂家。纵坐标的数值显示的大功率电感贴片电感器是Y=y×28的值，即显示时没有考虑小数点。
从图2中可以看到，输出有大约3～4个时钟的延时，对比CPU执行1条指令就需要3～4个时钟，运算效率已经很高，而且这里使用的逻辑资源很少。
4 实验结果分析
多项式拟合函数会有误差一体成型电感器。这里只分析运算器相对多项式的误差。因为数据位宽有限，会出现截断误差。设计实例采用8位小数位，最大表示误差是±2-9。由于常数也有数据截断，实际运算误差会更大。
减小误差的惟一办法是增加数据的位数。在本例中将数据上传电脑并测算，最大误差在x=π／2处，绝对值是0．0063，相对值是0.63％。对于一些特殊的输入如x=0或x=0．5等，运算没有误差。
5 结语
通信系统的仿真与硬件实现涉及到很多复杂的函数，直接实现会造成资源浪费，而且实现难度比较大。采用FPGA实现多项式运算，实现起来比较简单，为之后实现复杂函数提供了基础，大大提高了运算速度和实现效率，在通信系统的硬件实现上有很广阔的应用前景。
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