基于FPGA的FIFO设计和应用

在模式设定之后，BANK和行地址选中需要访问数据所在的具体BANK块和行，状态机对这一行发出激活命令，从激活到读写操作需要经过一个tRCD的延时，设计中选tRCD=20 ns，而系统时钟周期为9．26 ns，所以从激活到执行读写操作之间至少需要3个时钟周期。在执行读写操作时，只要状态机通过读写命令选中数据所在行的列地址，就能达到读写具体存储单元的目的。状态机对SDRAM发出一个读命令后，需要等待一个CAS latency，然后才能读数据；而写操作是实时的，不需要延时，状态机在发出写命令后，就可以对SDRAM进行写操作。SDRAM同时只允许一行地址激活，因此在完成某BANK／ROW的读写操作后，对该BANK／ROW进行预充电，然后才能激电感器生产活下一个BANK／ROW。从预充电成功到下一次激活命令成功，如果是在同一个BANK块，则需要延时tRC，如果是不同的BANK块，则需要延时tRRD。
SDRAM要求在64 ms电感器生产厂家之内对4 096行进行刷新，也就是每15．625μs刷新一行。由于系统时钟周期为9．26 ns，所以刷新模块计数达到1 685时，就需要对SDRAM发出刷新命令，保证SDRAM中的数据不丢失。将自动刷新请求设为优先请求，状态机内部有请求仲裁逻辑，当自动刷新请求和其他请求同电感生产时出现时，优先保证自动刷新请求，状态转移至刷新操作，当刷新操作结束时，重新返回空闲状态，开始响应其他请求。

3 工程应用介绍
该设计目的是为了扩展TMS320DM642的FIFO容量，以FPGA为接口，实现与SDRAM的连接。TMS320DM642可以对4 GB的地址进行寻址，而实际应用中FIFO的容量只有256 KB，寻址空间为0x0184000~0x0187FFFF，因此在实际应用中必须进行扩展。这里采用1片MICRON公司的MT48LC4M3282型号的128 Mb SDRAM，采用32位数据总线，将其通过一体成型电感器FPGA配置在TMS320DM642处理器的EMIFA CE3上，其地址范围为0xB0000000～0xB7FFFFFF。在该设计中，突发长度为8，CAS latency为3。图4为用Modelsim SE 6．0仿真的SDRAM读时序图。

4 结 语
该设计已应用于目标识别与跟踪系统中的帧缓冲。文中主要介绍了SDRAM的具体信号关系，说明各种操作命令，给出在高速图像存储系统中SDRAM控制器的具体硬件接口设计。大容量存储器是FIFO的发展方向，从现在通用的SD大功率电感贴片电感器RAM、专用的SRAM，到DDR SDRAM，容量越来越大，速度也越来越快，而用FPGA作为SDRAM的控制器，具有最大的灵活性，也能电感器作用在最大限度上发挥SDRAM高速度的优势，因此对它进行研究具有重要的意义。

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