基于FPGA的抢答器设计与实现

　　时序设计是数字电路电路的主要工作，在设计中一定要明白信号如何传递，在何时赋值，何时信号值需要改变等，这样才能更好的设计。在需要改变寄存器值的时刻没有对寄存器进行操作，会造成结果的错误。

　　设计结果

　　根据抢答器功能要求，规划程序包括的子模块，并编写Verilog 代码，在硬件电路上调试运行成功。

　　操作过程：开始时对，整个系统复位（默认每组成绩为10 分），数码管显示“FF+10”。在主持人发出开始抢答的Start 之后，参赛队员就可以按自己前面的抢答按钮，同时用数码管左边两位计时抢答时间30s，如果在30s 内各组都无人抢答，则此次抢答无效，系统自动回到开始前的初状态（数码管显示“FF+成绩”），等待下一次操作；主持人可根据回答争取与否，以及是否违规抢答，决定加减分（Add 为加分控制，Sub 为减分控制），加减操作后系统又回到开始前的等待状态。设计中，哪个组抢答，就显示哪个组的信息。如果抢答没有违规（按开始后抢答）则显示器左边两位显示“FX”;反之，则显示“XF”，X 代表组号1，2，3。按照操作方法，以第1 组抢答为例在VX_SP306 开发平台上运行看看数码管显示及整个过程：

　　1、在系统复位后显示“FF+10”;

　　2、等待主持人按开始状态；

　　3、主持人按开始按钮前第1 组抢一体电感器答，显示插件电感“1F+10”，减1 分操作后显示“1F+09”;回到步电感器生产骤2；

　　4、主持人按开始按钮后，显示“30+10”;30 每秒钟减1 直到00；

　　5、在30s 内第1 组抢答，显示“F1+10”，主持人根据回答情况进行加、减分操作，显示“F1+分数”；然后回到步骤2；

　　6、如果在30s 内没有人抢答，显示“FF+变压器与电感塑封电感器器设计手册10”，回到步骤2。

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