采用带有收发器的全系列40-nm FPGA 和ASIC 实现创新设计

人们对宽带服务的带宽要求越来越高，促使芯片供应商使用更多的高速串行收发器。因此，下一代应用采用了多种数据速率，从几Mbps 到数百Gbps，在一种设备中集成了多种协议和服务。以太网等迅速发展的标准以及对提高数据速率的需求使得高速收发器成为主要的性能判定依据。标准单元ASIC 和ASSP 不具有人们需要的灵活性，其成本和风险无法让用户及时实现技术创新。本文介绍带有收发器的全系列40-nmFPGA 和ASIC，发挥前沿技术优势，在前一代创新基础上，解决下一代系统难题。
引言
现代意义上的一体电感器互联网虽然只经历了十几年的时间，却已经成为技术创新和带宽增长的主要推动力量。更新现有通信系统以及新应用的出现要求采用更大的宽带和更高的数据速率。今天，以视频为主的网络下载和点对点网络连接( 文件共享) 占用了80% 的带宽。流媒体( 视频点播电影和电视)、IP 承载视频和互联网游戏等新应用占用的带宽不到10% 。考虑到这些因素，互联网仍处于发展初期，今后将持续强劲增长。
市场上最近推出的通信设备已经开始向40 甚至100 千兆以太网(GbE) 端口过渡，以更低的成本和功耗，在更紧凑的封装中实现更大的带宽。而且，摩尔定律还在不断推动着半导体行业发展，集成电路上的晶体管数量每两年就会加倍。新一代产品使用45-nm 或者40-n深圳电感厂家m 工艺来集成更多的功能，提高每一功能的工作性能和逻辑密度，降低功耗，而满足日益增长的带宽需求的关键则是更多、更快的高速串行收发器。
本文介绍高速串行收发器的发展趋势，以及系统规划人员和设计人员所面临的挑一体成型电感战。文章还回顾了某些特殊的市场需求，为满足这些需求，可编程逻辑器件(PLD) 供应商必须提供带有收发器的多种产品组合。这些器件具有丰富的逻辑、特性和I/O 功能，客户利用它们能够开发出满足各种性能、功耗和成本目标的产品。
高速收发器技术的发展趋势提高高速串行收发器的数据速率以及器件中收发器的数量可以实现更大的带宽和更高的数据速率。使用以
下技术可以获得带宽达到100G 的接口：
■ 10 个10.3-Gbps 收发器(CAUI 协议)
■ 20 个6.375-Gbps 收发器(Interlaken 协议)
■ 40 个3.125-Gbps 收发器(XAU电感厂家I 协议)
■ 100 个1.25-Gbps 收发器(SGMII 协议，注意，这只是用于演示目的，并不实用)
考虑到每个器件所有输入和输出数据通道的两端口需求，如果收发器数据速率不能相应的提高，即使是采用最现代的工艺技术也难以满足收发器的数量要求。
很多系统混合了DSP 模块、控制处理器、ASSP、ASIC 和FPGA。系统规划人员面临的挑战是对系统进行划分，把这些器件连接起来，以满足应用性能和带宽要求。在很多情况下，由于ASSP 和ASIC 技术创新发展较慢，无法实现更快的接口。另一挑战是这些器件所提供的各类协议，规划人员不得不牺牲性能，重新使用原来的接口。这一般通过桥接器件——传统的FPGA，连接原来的协议和新协议。解决这些问题最终会降低系统成本。
带有收发器的数据链路不但支持更高的数据吞吐量，而且功效非常高，进一步提高了系统集成度，成为系统的关键组成部分。串化器/ 解串器(SERDES) 收发器是替代原有并行技术所必须采用的技术。通过使用收
发器技术，设计人员能够解决当今高速数据链路设计中的关键问题：
■ 信号完整性：相对于并行接口，串行接口的延时和偏移都比较低。在串行协议应用，以及驱动背板方面，要求收发器具有优异的信号完整性，较低的抖动和误码率(BER)。
采用带有收发器的全系列40-nm FPGA 和ASIC 实现创新设计Altera 公司
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■ 复杂的电路板：使用串行接口可以减小电路板面积，减少所使用的电路板元件数量以及电路板层数。例如， PCI Express (PCIe) 接口将引脚和电路板面积减少了50%，而带宽提高了一倍。
■ 功耗和散热：串行接口的功耗要低于并行接口。例如，Stratix IV GT FPGA 的10G 接口在10.3 Gbps 时的功耗为190 mW， Altera 40-nm 收发器上的收发器 PMA 功率。表1 详细列出了40-nm 工艺节点各种数据速率下的功绕行电感器耗。
总之，系统规划人员面临三种主要挑战：
■ 在提高带宽和数据速率时，需要更多、更快的收发器。
■ 既有原来的高速协议，又有各种不断发展的新标准。
■ 符合背板和协议要求需要有优异的信号完整性。

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