采用带有收发器的全系列40-nm FPGA 和ASIC 实现创新设计
来源： 作者： 发布时间：2016-06-23 09:03:09 浏览量：
图6. DPA 结构图
Altera 的I/O 引脚支持已有以及新兴的外部存储器标准，例如，DDR、DDR2、DDR3、QDRII、QDRII+ 和RLDRAMII 等。它们工字电感器包括自校准数据通路，对自己不断进行动态调整，在工艺、电压和温度变化时，提供最可靠的工作频率。其他电路包括对齐和同步、通道去偏移、读/ 写调平，以及时钟域交叉功能等。
高速串行收发器
Altera的高速收发器模块在物理介质附加(PMA)和物理编码子层(PCS)使用通用体系结构(图7所示)。 根据设计人员的不同要求，可以旁路PCS 中的模块。
Altera 公司 采用带有收发器的全系列40-nm FPGA 和ASIC 实现创新设计
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图7. PMA 和PCS 结构图
PMA 功能可以用在模拟电路中，包括：
■ CDR
■ SERDES
■ 可编程预加重和均衡
■ I/O 缓冲，支持动态可控设置( 输出差分电压和差分OCT)。
PCS 提供数字功能以适应背板、芯片至芯片和芯片至模块应用的多种关键协议。这些数字模块为增强对协议的支持而进行了优化，减少了实现物理层协议所需要的器件资源，同时降低了功耗。与特定的IP 和参考设计相结合，这些模块能够提供完整的协议解决方案，缩短了设计周期，降低了风险。PCS 功能的例子包括8b/10b 编码器/ 解码器、相位补偿FIFO 缓冲、字对齐器和速率匹配器，在收发器模块中提供对协议的支持。
此外，还提供专用状态机，支持PCIe、GbE 和XAUI 协议。
时钟数据恢复
如图8 所示， Altera 的高速CDR 电路使用混合体系结构，支持两种工作模式，进一步发展了传统的数据驱动体系结构。可以自动或者手动设置这两种模式——锁定至数据和锁定至参考。采用参考时钟作为输入，将CDR 单元中的模拟PLL 锁定到需要的频率上。然后，电路从参考时钟输入切换到数据信号， CDR 和数据信号实现相位锁定，从而恢复数据中的时钟。这种体系结构的关键优势在于缩短了锁定时间，降低了功耗，能够承受较大的抖动。结果， Altera 的收发器在驱动背板时，具有最低的抖动和最好的BER 性能，BER 达到10E–12 以上，而且协议兼容性非常好。
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图8. CDR 体系结构
时钟产生和PLL 技术
时钟产生是高速收发器的一项重要功能。时钟抖动会影响发射器和接收器的性能，从而影响高速链路的BER 性能。PLL 的关键组成是振荡器，它是抖动的主要来源。理想情况下，高速压控振荡器(VCO) 提供较宽的调谐范围，较高的频率(GHz)，较低的噪声和功耗，体积很小，集成度较高。
Altera 的高速收发器支持两类振荡器，环行振荡器(RO) 和LC谐振振荡器(LC谐振腔)。RO的集成度较高，功耗也比较低，管芯面积较小，在较宽的调谐范围内都具有优异的抖动性能，每一接收通道都有独立的RO，工作范围在600 Mbps 至10.3 Gbps。然而，随着频率的提高，相位噪声和抖动性能出现劣化，当高频时需要优异的相位噪声和抖动性能时， LC 谐振振荡器则显示出很大的优势。LC 谐振振荡器的缺点是其电感和可变电容( 变容)，这些都是体积较大的元件。
■ 发送通道RO
● 在较宽的频率范围内具有优异的抖动性能
● 600 Mbps 至10.3 Gbps 的数据工作范围
■ 发送通道LC 谐振振荡器
● 技术实现了较好的抖动性能，较窄的工作范围。
● 4.9–6.375 Gbps LC 谐振振荡器，适用于PCIe/CEI-6。
● 9.9–11.3 Gbps LC 谐振振荡器 ，适用于XLAUI/CAUI/CEI-11G。
预加重和均衡
所有传输介一体电感质普遍存在的一个问题是由频率引起的损耗，特别是趋肤效应和电介质损耗导致的印刷电路板(PCB) 设计损耗。这种损耗导致高频分量的衰减更大，从而降低了远端信号的接收能力，缩短了驱动长度，增大了BER。预加重和均衡用在Altera 的高速收发器中，以克服传输损耗，驱动带有两个连接器的40"
FR-4 背板。
在数据信号发送至通道之前，高速收发器的发射器采用预加重技术放大数据信号的高频分量。由于所生成数据信号的前面和后续数据位在发射器中是确定的，因此，预加重方法应用在相对于主脉冲的不同数据位上。Altera 的预加重方案使用预抽头，其后是主脉冲和两差模电感个后抽头。
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