基于Simulink的数控振荡器性能仿真研究
来源： 作者： 发布时间：2016-07-02 15:29:05 浏览量：幅度加抖(Amplitude Dithering)：在LUT的输出中加入低水平的噪声，以打散原有幅度值量化的噪声结构。
相位加抖(Phase Dithering)：在累加器的输出中加入低水平的噪声，以打散原有相位截断的噪声结构。
带通滤波(Bandpass Filtering)：在振荡器输出端加滤波器滤出毛刺频率。但该方法很难滤出靠近中心频率的杂波。
以上的仿真已经证明，相位截断对SFDR的影响量是最大的，是提高SFDR的首选方法。
相位加抖的数学模型如图5所示。在LUTs地址字截断之前，在累加器的输出中加入低水平的伪随机噪声(插件电感器A Low-level of Pseudo Random Noise)，其中抖动的位数d是可变的。
抖动(Dither)可以通过线性反馈移位寄存器(Linear Feedback Shift Register，LFSR)来实现，见图6。LFSR有带M个抽头的移位寄存器，抽头反馈通常由或门构成，以产生一个周期为2M-1的序列。因此，长伪随机噪声序列(Long Pseudo Random Noise Sequences)可以用很少的硬件资源实现。例如，一个由12个元件构成的LFSR能够生成周期为4 095的PN序列。LFSR可以由M个D触发器和很少的组合器件构成。
来自某位的抽头，可以组合为一个矢量生成该位的抖动。实际实现时，可以采用较长的移位寄存器。移位寄存器越长，则输出的抖动越接近随机的性质。
下面分析相位加抖数据位数d对SFDR的影响。图7～图9分别为d=b-3，b+3，b三种情况的仿真波形，其中b为累加器控制字小数部分的位数。
加抖位数d=6-3时，仅对整数位产生0～1／8的影响。此时将SFDR提高了1 dB。可见，增加过少位数的抖动，仅对相位的截断有很小的影响，对改变杂波极为有限。
加抖位数d=b+3时，可以对整数位产生0～8的影响。此时将SFDR提高磁心电感器了9 dB。但同时可以看到，由于增加抖动的位数过多，虽然消除了杂波，但同时也提高了整个频谱的噪声电平。
加抖位数d=b时，可以对整个整数位产生0～1影响。此时将SFDR提高到106 dB。同时可以看到，由于增加抖动的位数恰当，既消除了杂波，模压电感又提高了整个频谱的噪声电平。
在用FPGA实现NCOs时，通过相位加噪可以提高整个输出频率的SFDR性能。但从图3，图6比较可以看出，在整个电路中串入了加法器，且关键路径包含了两个部分Dithering和NCOs的加法器，因而限制了整个设计的最大时钟频率。
3结 语
NCOs在数字通讯中起着非常重要的作用，在FPGA实现时，它可以由一个累加器和一个输出频率由步长定义的正弦波查找表的数字硬件构成。SFDR是表明合成正弦波谱纯度性能的参数。1明，在模压电感NCOs累加器输出的相位中加入抖动，以提高SFDR性能，是一种简单一体成型电感有效、低成本的方法。
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