无线火灾监测系统中微处理器芯片的物理设计
来源： 作者： 发布时间：2014-11-26 08:22:17 浏览量：
2.3 布局
布局(Placement)的好坏是决定芯片物理设计成败的关键。布局的主要任务是完成设计中标准单元的摆放和修复建立时间(setup time)。布局正式开始之前需使用命令check_physical_design命令检查布局准备是否完成，必须保证：所有Hard Macro 和IO 等的位置以固定;设计中所有逻辑pin和物理pin一一对应;所有的逻辑单元都有与之对应的物理单元;设计中所有单元的尺寸都已固定。为了方便互联走线，在开始摆放标准单元之前，可以将芯片内特定区域设置为布局限制区(Place-ment Blockage)。ICC工具多种形式的限制，如禁止粗略布局时摆放标准单元、只允许布局优化时摆放标准单元、只允许布线等;本设计中设置了多处布局限制区，以方便ADC、ANALOG_TOP 等与IO 之间的连线(见图4(a))。
布局准备就绪后可使用命令place_opt配合附加约束进行布局，该命令执行错略布局(coarse place)、高扇出网络合成(high-fanout net synthesis)、物理优化(physicaloptimization)直至合法化(legalization)，由前三步确定单元的位置(见图4(b))，通过合法化最终将标准单元正确的摆放在计算好的位置上(见图4(c))。本文物理设计的具体命令如下：
要求工具对除关键时钟路径外的其他面积进行修复，努力程度高，通过选项“-congestion”控制工具尽可能的降低芯片的拥塞度以便利后续布线，通过选项“-pow-er”控制工具优化泄漏功耗、动态功耗并且进行低功耗布局。
完成布局后色环电感芯片的面积利用率如表1所示，拥塞度的集中在0.625~0.875之间，拥塞度适中，既没有因为芯片利用率过低而浪费芯片面积，也不会因为拥塞度过大而导致后续设计困难甚至重新设计。
2.4 时钟树综合
时钟树综合(Clock Tree Synthesis)的主要任务之一就是将时钟偏差控制在可接受范围内，保证芯片高效无误的塑封电感工作。本芯片的时钟树综合策略如下：时钟树的逻辑综合(clock-cts)、时钟树的物理综合(clock-psyn)以及时钟树的布线(clock-route)。时钟树的逻辑综合阶段只完成两项工作：通过计算各条时钟路径上的延迟，得到需要插入缓冲器(buffer、inverter)的位置插件电感器及尺寸塑封电感器(由-only_cts命令选项控制);由于时钟网络的功耗占总功耗的比重非常大，所以在时钟树综合时必须进行功耗优化(-power)此阶段并不进行布线。具体命令如下：
时钟树的物理综合阶段将插入的缓冲器摆放至准确的位置，进行RC提取，参照延迟约束文件(SDC)检查时钟网络的的最大插入延迟、最小插入延迟、最大时钟偏差以及最大转换时间等并对设计中出现hold违反进行修复，为了便利非时钟网络布线，此时需要增加-ar-ea_recovery选项，以减小连线面积，此阶段依然对功耗进行优化。在完成时钟树布线时，本文采用arnoldi模型来精确计算时钟树的延时并15次循环迭代法进行时钟布线。表2是时钟综合前本设计的时序情况，显而易见有多条关键路径并存在较多建立时间违反;完成时钟树综合后再进行时钟检查，未发现时钟违反，表示时钟树综合完成。
2.5 布线与芯片完成
本文将布线及其优化分开来做，首先在初始布线阶段完成全局布线(global routing)、详细布线(detail rout-ing)和检查与修正(search&repair)，然后采用拓扑算法对布线进行优化，同时对电流漏功耗进行优化。为了防止天线效应的发生，在芯片完成阶段对芯片进行了天线效应修复设计，此时芯片中依然存在空白区域，需要填充filer 以满足DRC 的要求。图5 是该芯片的物理设计版图，表3 是该芯片的面积与功耗，可见总面积为2 794 371.012 703 μm2,总功耗为11.635 4 mW.经过仿真后证明芯片于50 MHz时钟频率下正常工作，满足设计要求，证明本次设计是正确有效的。
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